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一些 5G 系統(tǒng)的制造商正在轉(zhuǎn)向更高水平的硬件集成，并在片上系統(tǒng)(SoC)設(shè)備中整合射頻轉(zhuǎn)換器和基帶處理引擎，以解決功耗和電路板空間問題。雖然這種集成有好處，但負(fù)責(zé)這些系統(tǒng)表征的工程師面臨著訪問數(shù)據(jù)的新挑戰(zhàn)，因?yàn)橹暗莫?dú)立射頻數(shù)據(jù)轉(zhuǎn)換器現(xiàn)在將與 FPGA 和處理器在同一芯片上進(jìn)行組合。

另一個困擾工程師的因素是 5G 標(biāo)準(zhǔn)本身。作為一種新標(biāo)準(zhǔn)，5G 很可能會向前發(fā)展，因此工程師們不僅需要應(yīng)對如何在集成設(shè)備中獲取表征數(shù)據(jù)的變化，還需要應(yīng)對參考波形和性能標(biāo)準(zhǔn)可能發(fā)生的變化。這給表征過程增加了額外的負(fù)擔(dān)，它需要足夠的靈活性來應(yīng)對不斷變化的需求。

為了能夠通過 SoC 進(jìn)行數(shù)據(jù)訪問并應(yīng)對可能不斷變化的標(biāo)準(zhǔn)，理想的表征環(huán)境需要靈活的信號生成和分析能力，它不僅能夠生成符合當(dāng)前 5G 標(biāo)準(zhǔn)的波形，還可以隨著標(biāo)準(zhǔn)的發(fā)展生成新的波形。這種信號生成和分析能力還需要能夠從新的 SoC 硬件中提取射頻數(shù)據(jù)，而不需要射頻工程師成為 SoCs 編程方面的專家。

如果這種信號生成能力與信號捕獲和分析能力包含在相同的桌面環(huán)境中，工程師可以執(zhí)行許多射頻測試和表征任務(wù)，而不需要傳統(tǒng)的臺式測試設(shè)備。

虛擬測試設(shè)備與傳統(tǒng)測試設(shè)備

雖然總會有地方放置臺式信號發(fā)生器、頻譜分析儀和其他相關(guān)傳統(tǒng)測試設(shè)備來驗(yàn)證系統(tǒng)性能，但是這些儀器的成本和物理尺寸使得它們在系統(tǒng)設(shè)計的初始表征和“假設(shè)”階段不那么受歡迎。允許算法開發(fā)人員、射頻工程師和系統(tǒng)設(shè)計人員訪問他們的虛擬測試“實(shí)驗(yàn)室”可以加速設(shè)計迭代，并幫助更快地獲得佳設(shè)計。

硬件和算法的不良選擇可以在設(shè)計過程的早期被剔除，而不會占用昂貴的共享資源，如臺式測試設(shè)備，更不會占用擁有該設(shè)備的相關(guān)測試人員。同樣，在進(jìn)行更廣泛的測試過程之前，可以快速識別出良好的設(shè)計理念，并將其發(fā)展到更高的程度，大大提高通過認(rèn)證的可能性，而無需大量的硬件返工，從而節(jié)省了開發(fā)時間和成本。

這里的目標(biāo)不是取代桌面測試，而是在過程的早期添加基于軟件的測試，從而降低硬件原型構(gòu)建成本并提高工程生產(chǎn)率。

但是，這類桌面特征化環(huán)境如何與 5G 系統(tǒng)開發(fā)的原型硬件一起使用呢？圖 1 顯示了 SoC 設(shè)備的軟件表征設(shè)置，該 SoC 設(shè)備由集成了可編程邏輯和基于 MCU 的處理系統(tǒng)的 8 通道射頻 ADC 和 8 通道射頻 DAC 組成。

圖 1. 連接到基于 PC 的測試環(huán)境的 EFSoC 開發(fā)工具包

信號將通過 MATLAB 應(yīng)用程序在 PC 上生成，然后發(fā)送到 Zynq UltraScale+ RFSoC 設(shè)備，輸出設(shè)備的 DAC，通過 ADC 后返回 PC?；?PC 的應(yīng)用程序 RFSoC Explorer 將管理數(shù)據(jù)傳輸、信號生成和各種分析功能，如圖 2 所示。

圖 2. RFSoC 資源管理器表征描述工具的截圖

這種“閉環(huán)”測試可減少對外部測試設(shè)備的需求，并允許用戶將 RFSoC 上的 ADC 和 DAC 的性能表征到足以對硬件的適用性做出判定的到水平。

這種基于軟件的測試方法使射頻工程師能夠訪問嵌入 SoC 中的數(shù)據(jù)轉(zhuǎn)換器，而無需對設(shè)備本身進(jìn)行編程來實(shí)現(xiàn)數(shù)據(jù)訪問，并提供信號生成所需的靈活性，允許用戶在標(biāo)準(zhǔn)發(fā)展時根據(jù)需要修改波形。

擴(kuò)展測試方法

雖然基于軟件的測試方法能夠快速做出有關(guān)適用性的決定，但也有局限性，主要是硬件和主機(jī)之間通信通道的速度和測試軟件本身進(jìn)行信號分析的速度。如果測試要求更快的信號分析數(shù)據(jù)速率，則可以使用相同的軟件前端生成信號，將傳統(tǒng)的測試設(shè)備連接到 RFSoC 輸出端進(jìn)行數(shù)據(jù)分析。這種方法仍然允許波形可編程性，同時緩解了潛在通信瓶頸的影響。

附加測試場景包括使用 RFSoC 設(shè)備上的可編程邏輯作為其自身的信號發(fā)生器，或在設(shè)備中添加邏輯以創(chuàng)建其自身的測試場景，例如對傳入數(shù)據(jù)設(shè)置某些觸發(fā)條件，并僅捕獲感興趣的數(shù)據(jù)以便在 PC 上進(jìn)一步分析，而不是流式傳輸所有數(shù)據(jù)。

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